Disign and Development of Hardware Accelerators for Deep Learning using FPGA

Abstract

At present, Deep Learning has gained widespread popularity and is applied in various fields such as image classification, object detection, and artificial intelligence systems. However, the high computational complexity and intensive processing power required in Deep Learning pose limitations for its implementation on embedded systems with limited resources. This research focuses on the design and development of hardware accelerators for Deep Learning using FPGA devices, which offer advantages in parallel processing, low power consumption, compact size, and high flexibility in customization.

This study investigates the design of hardware accelerators for Convolutional Neural Networks (CNNs), employing the Winograd convolution algorithm and the Canonical Signed Digit (CSD) number system to enhance computational speed and reduce hardware resource usage. A hardware prototype was implemented on a Zybo Z7-20 FPGA board and its performance was evaluated against standard processing approaches. The proposed hardware architectures demonstrated significant improvements in processing speed by reducing multiplication operations while optimizing resource utilization.

The research results yielded a prototype Deep Learning accelerator on FPGA suitable for cost-effective embedded systems, with the flexibility to adjust architecture and parameters for various applications. It is particularly well-suited for vision-based systems in mobile robotics and other embedded artificial intelligence applications.

ในปัจจุบัน การเรียนรู้เชิงลึก (Deep Learning) ได้รับความนิยมและนำไปประยุกต์ใช้งานในหลากหลายสาขา เช่น การจำแนกภาพ การตรวจจับวัตถุ และระบบปัญญาประดิษฐ์ต่าง ๆ ซึ่งกระบวนการเรียนรู้ดังกล่าวมีความซับซ้อนสูงและต้องใช้พลังการประมวลผลจำนวนมาก ทำให้เกิดข้อจำกัดในการนำไปใช้งานบนระบบฝังตัวที่มีทรัพยากรจำกัด งานวิจัยนี้จึงมุ่งเน้นการออกแบบและพัฒนาสถาปัตยกรรมฮาร์ดแวร์เร่งความเร็วสำหรับการเรียนรู้เชิงลึกด้วยอุปกรณ์ FPGA ซึ่งมีข้อดีคือสามารถประมวลผลแบบขนาน ใช้พลังงานต่ำ ขนาดเล็ก และปรับแต่งได้ตามความต้องการ

โดยได้ศึกษาการออกแบบตัวเร่งความเร็วสำหรับโครงข่ายประสาทเทียมคอนโวลูชัน (Convolutional Neural Network: CNN) ซึ่งเลือกใช้อัลกอริทึม Winograd convolution และระบบตัวเลข Canonical Signed Digit (CSD) เพื่อเพิ่มประสิทธิภาพด้านความเร็วและลดการใช้ทรัพยากร พร้อมทั้งพัฒนาต้นแบบฮาร์ดแวร์บนบอร์ด Zybo Z7-20 FPGA และเปรียบเทียบประสิทธิภาพกับวิธีมาตรฐาน การออกแบบสถาปัตยกรรมฮาร์ดแวร์ดังกล่าวถูกทดสอบและประเมินประสิทธิภาพทั้งด้านความเร็วและการใช้ทรัพยากร พบว่าสามารถลดจำนวนการคูณและเพิ่มความเร็วในการประมวลผลได้อย่างมีนัยสำคัญ

ผลจากงานวิจัยนี้ทำให้ได้ต้นแบบตัวเร่งความเร็วเชิงลึกบน FPGA ซึ่งเหมาะสมสำหรับระบบฝังตัวต้นทุนต่ำ อีกทั้งยังสามารถปรับเปลี่ยนโครงสร้างและพารามิเตอร์ได้ตามต้องการ เพื่อรองรับการประยุกต์ใช้งานด้านการมองเห็นของหุ่นยนต์เคลื่อนที่หรือระบบสมองกลฝังตัวอื่น ๆ ในอนาคต